Презентация Типы процессорных архитектур. (Лекция 2) онлайн

Содержание слайда: Типы процессорных архитектур

Содержание слайда:

Содержание слайда:

Содержание слайда:

Содержание слайда:

Содержание слайда: Упрощенная фон-Неймановская архитектура

Содержание слайда: Упрощенная фон-Неймановская архитектура Программное управление. Все действия, которые должен выполнить процессор описаны в программе, расположенной в памяти. Программа представляет собой набор управляющих слов (кодов команд), которые «понятны» данному процессору, то есть могут быть декодированы и выполнены. 2) Последовательное выполнение команд. Команды считываются из памяти, расшифровываются и выполняются последовательно. За порядком выполнения команд следит специальный регистр процессора – счетчик команд PC, содержимое которого автоматически модифицируется процессором в зависимости от длины текущей команды. Он всегда содержит адрес очередной команды, подлежащей выполнению. Последовательное выполнение команд может нарушаться специальными командами условной или безусловной передачи управления, суть которых сводится к загрузке в счетчик команд PC нового адреса. 3) Память адресуется исключительно процессором. Каждая ячейка памяти имеет свой персональный адрес, по которому процессор может обратиться к ней по чтению или записи, выставляя адрес этой ячейки на шину адреса. В памяти хранятся слова информации в двоичном коде, значения которых может интерпретировать только процессор. Никакого признака типа хранимой информации в памяти нет.

Содержание слайда: Упрощенная фон-Неймановская архитектура 4) Направление передачи данных от памяти к процессору (чтение) или от процессора к памяти (запись) определяет только процессор, выставляя на шину управления либо сигнал чтения, либо - записи данных. 5) Память является однородной. «С точки зрения» процессора нет возможности отличить, хранится ли в данной ячейке памяти код команды (оптокод) или данные. Первый раз обращаясь к памяти процессор «по умолчанию» считает, что расположенные там данные – код операции. Код операции автоматически попадает в регистр команд и подвергается расшифровке. Все последующие обращения процессора к памяти зависят от типа текущей команды. Если эта команда требует получения данных из памяти, то в процессе ее выполнения следует дополнительный цикл обращения к памяти, но уже за данными. Адрес этой ячейки памяти генерирует процессор и выставляет на шину адреса. Считанные из памяти данные попадают не в регистр команд, а в один из внутренних регистров процессора.

Содержание слайда: Недостатки фон-Неймановской архитектуры 1. Наличие общих шин для обращения к памяти программ и памяти данных Наличие в процессорах с фон-Неймановской архитектурой общих шин для обращения и к памяти программ, и к памяти данных делает одновременный, параллельный доступ к этим областям памяти невозможным. Это означает, что считывать очередной код команды из памяти и одновременно получать операнд из памяти для уже считанной команды, находящейся на этапе выполнения, невозможно. 2. Низкая пропускная способность канала связи между памятью и процессором (интерфейса «Процессор» – «Память») 3. Память является однородной. Память программ, и память данных находятся в общем адресном пространстве. Программа может располагаться в общем случае как в ПЗУ, так и в ОЗУ. При этом архитектура процессора не предполагает никаких аппаратных средств защиты области кодовой памяти с расположенной там программой от преднамеренного или непреднамеренного доступа по записи.

Содержание слайда: Гарвардская архитектура процессоров

Содержание слайда: Гарвардская архитектура процессоров Отличительная особенность Гарвардской архитектуры: Физически разная память для хранения команд и данных (кодовая память и память данных). Физически разные интерфейсы «Процессор» – «Кодовая память» и «Процессор» – «Память данных». Физически разные интерфейсы «Процессор» – «Кодовая память» и «Процессор» –«УВВ».

Содержание слайда: Гарвардская архитектура процессоров Отличительная особенность Гарвардской архитектуры: Возможность параллельного выполнения нескольких действий сразу: считывания кода очередной команды из кодовой памяти; чтения значений операндов из памяти данных или сохранения в ней результата предыдущей операции. Параллельно могут выполняться также операции получения очередной команды из кодовой памяти и чтения/записи в устройства ввода/вывода. Если память данных является двух-портовой, то возможен еще больший параллелизм: считывание очередного операнда и одновременное сохранение результата предыдущей операции (так и делается в сигнальных процессорах)

Содержание слайда: Гарвардская архитектура процессоров Недостатки Гарвардской архитектуры: Значительное усложнение аппаратной реализации процессора. Большое число шин означает также большое число выводов процессора, если элементы памяти – внешние, а также наличие для каждой из них своего собственного устройства управления и синхронизации. Именно усложнение аппаратуры задержало разработку процессоров с Гарвардской архитектурой на десятилетия. Она стала возможной только при резком повышении уровня интеграции транзисторов на кристалле и удешевлении процессорных БИС.

Содержание слайда:

Содержание слайда: Конвейерная обработка команд

Содержание слайда: Конвейерная обработка команд

Содержание слайда: Конвейерная обработка команд